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verilog数字时钟源程序 ,分频模块,计时模块,子函数调用,及测试模块

verilog数字时钟源程序 ,分频模块,计时模块,子函数调用,及测试模块

分频

module clkgen (clock,reset,clkdiv,clk500); input clock,reset; output clkdiv; output clk500; reg [31:0] counter1; reg clkdiv; reg clk500; reg [31:0] counter0;

/********??1HZ?????*********/ always@(posedge clock) if(reset) begin clkdiv<=0; counter0<=0; end

else if(counter0==24'd4) begin

counter0<=0; clkdiv=~clkdiv; end else

begin

counter0<=counter0+1; clkdiv<=clkdiv; end

/********??500HZ?????*********/ always@(posedge clock ) if(reset) begin clk500<=0; counter1<=0; end

else if(counter1==24'd2) begin

counter1<=0; clk500=~clk500; end

else begin

counter1<=counter1+1;

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